안녕하세요....
PCB 아트웍 초보자입니다.
Memory 관련 디자인 가이드라인을 보면 아래와 같습니다.
-Design guidelines for Xm1DQS and Xm1DATA, Xm1DQM net
-Xm1DQS0 & Xm1DATA[7:0], Xm1DQM0 Skew: -/+ 50ps (Target length: -/+ 5.0mm)
-Xm1DQS1 & Xm1DATA[15:8], Xm1DQM0 Skew: -/+ 50ps (Target length: -/+ 5.0mm)
-Xm1DQS2 & Xm1DATA[23:16], Xm1DQM0 Skew: -/+ 50ps (Target length: -/+ 5.0mm)
-Xm1DQS3 & Xm1DATA[31:24], Xm1DQM0 Skew: -/+ 50ps (Target length: -/+ 5.0mm)
-Xm1DQS0 & Xm1DQSn0 Skew: -/+ 10ps (Target length: -/+ 1.0mm) for DDR2
-Xm1DQS1 & Xm1DQSn1 Skew: -/+ 10ps (Target length: -/+ 1.0mm) for DDR2
-Xm1DQS2 & Xm1DQSn2 Skew: -/+ 10ps (Target length: -/+ 1.0mm) for DDR2
-Xm1DQS3 & Xm1DQSn3 Skew: -/+ 10ps (Target length: -/+ 1.0mm) for DDR2
그런데 위의 내용인지 잘 몰라서 질문 드립니다.
라인길이를 맞추는것 같은데...
답변이 늦은거 같지만 아직 안하셨으면 참고 하시기 바랍니다 ..
Xm1DQS0 & Xm1DATA[7:0], Xm1DQM0 Skew: -/+ 50ps (Target length: -/+ 5.0mm) 이 내용은 Xm1DQS0 과 XM1DATA[7:0] Xm1DQM0 의 길이 오차를 5mm 이내로 마추라는 것인것으로 알고 있습니다.
-Xm1DQS0 & Xm1DQSn0 Skew: -/+ 10ps (Target length: -/+ 1.0mm) for DDR2 이 내용은 Xm1DQS0과 Xm1DQSn 두 페어 신호의 길이 오차를 1mm 이내로 마추라는 내용으로 알고 있습니다.